PapilioでのRS232C通信4

前回失敗していたFIFOメモリでのデータバッファを行った。下記URLにFIFOメモリをVHDLで実現した時のコードが記載されていたため、参考にさせていただいた。

http://www.deathbylogic.com/2013/07/vhdl-standard-fifo/

前回までの動作不良の原因として考えられるのは、プログラムスタート時にFIFOメモリの入出力が重なっているため、データがうまく書き込まれていなかったことが原因である。現在地がデータがたまり切った状態かどうかの判定フラグを取り付けたところ、正常に動作した。動作時、a~m+LF+CRの文字データを記録したものを以下に示す。

出力文字列20171005
出力文字列

今回の予備実験により、Papilioでの多文字送信が可能となった。今後は当初の予定であった、SERDESのビットテスト用モジュールを作製し、今回のモジュールに結合し実験を行いたいと思う。

 

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